PCIe作为高速串行计算机扩展总线标准，现如今早已普及到每一台PC当中，不论是普通用户还是专业技术人员，不论是大型公司还是小企业，都在享受这一项标准带来的好处。

  但这项历史悠远长久的标准并非一成不变，在过去的二十余年时间里，它已经经历了六次迭代，每通道的传输速率从2.5 GT/s升至128 GT/s，实现了翻天覆地的变化。第七代也稳步推进，一切看起来都欣欣向荣。

  但其实多年来，PCI-SIG（负责控制 PCI-Express 规范开发的组织）的副总裁理查德·所罗门 (Richard Solomon) 一直在听到抱怨——该组织需要多长时间才能将最新规范推向业界。从最近的PCI-SIG开发者大会上各方反应看来，大家的耐性似乎正在逐渐丧失。

  外媒Next Platform更是直言，PCI-SIG 需要加快其时间表，并努力使 PCI-Express 的路线图与芯片制造商与服务器供应商的路线图保持同步。对于同时拥有以太网、InfiniBand和Nvidia 专有的 GPU 内置 NVLink 的行业来说，这是一种普遍的使用的互连，预计随基于 CXL 的分层和共享主内存的使用增加，对 PCI-Express 的需求将会增加。

  不过Next Platform也承认，一个拥有如此多成员的组织（目前大约有 970 个成员，并且还在一直增长）以及针对每项规范的高度审议流程可能没办法以速度为目的。规范有无数委员会和工作组，这可能会引起各种变更、预 FYI 和 FYI 测试以及合规研讨会。

  所罗门在本周于加利福尼亚州圣克拉拉举行的 2024 年 PCI-SIG 开发者大会上也和记者说和分析师，所有这一切都需要时间。

  PCIe 7.0 是下一代计算机互连技术，旨在将每个引脚的数据传输速度提高至 128 GT/s，是 PCIe 6.0 的 64 GT/s 的两倍，是 PCIe 5.0 的 32 GT/s 的四倍。这将允许 16 通道 (x16) 连接在每个方向同时支持 256 GB/秒的带宽（不包括编码开销）。这样的速度对于未来的数据中心以及需要更快数据传输速率（包括网络数据传输速率）的AI和高性能计算应用来说将非常方便。

  为了实现令人印象非常深刻的数据传输速率，与 PCIe 5.0 和 6.0 相比，PCIe 7.0 将物理层的总线频率提高了一倍。除此之外，该标准保留了具有四级信令 (PAM4) 的脉冲调幅、1b/1b FLIT 模式编码以及已用于 PCIe 6.0 的前向纠错 (FEC) 技术。除此之外，PCI-SIG 表示 PCIe 7.0 规范还侧重于增强的通道参数和覆盖范围以及提高的功率效率。

  回看PCIe 7.0 的发展历史，其早期工作从2022年开始。在当年的 PCI-SIG 开发者大会上， PCI-SIG 宣布PCI Express (PCIe ) 7.0 的规范，到了2023 年会议上，PCI-SIG 已完成了规范的第一个草案版本 0.3，并在随后分发给该组织的成员，这也标志着PCIe 7.0 标准开发正式开始。

  今年4月，PCI-SIG 向成员发布了 PCI-Express 7.0 规范的 0.5 版，这是该规范的第二版草案，也是 PCI-SIG 成员向该标准提交新功能的最终呼吁，PCI-SIG 使用最新更新来重申新标准的开发仍在正常进行中2025 年最终版本。

  翻看这个版本规格，PCI-SIG 将最高数据速率提高到每秒 128 千兆传输 (GT/s)，提高了能效，并保留了与前几代规范的向后兼容性。它还保留了从 PCI-Express 6.0 开始的 Flit Mode 编码和 PAM4 信号。

  “我们的主要工作是维持 PAM4 信号，维持我们为 PCI-Express 6.0 开发的 Flit 模式，所有这些，并且真正专注于速度翻倍，”Solomon 说。“将传输速度提高到每秒 128 千兆是重点。我们第一步要保持向后兼容性。这是 PCI-Express 的重要组成部分。多年来，我们成功推出了所有 PCI-Express 规格。我们从始至终在努力提高能效，虽然我有点笑了，因为您会看到每秒 128 千兆的传输速度与我们原来的每秒 2.5 千兆的传输速度相比。是的，它比 2003 年消耗更多的电量。”

  他说，功能平衡也很重要，并补充说：“PCI-Express 不一定是你能买到的最快的技术。它肯定不是最便宜的技术。但我们试图实现这种最佳性价比的平衡——努力提供真正高的带宽，真正合理的实施。因此，你为 PHY 选择的硅技术就是你选择的 PCB 技术。”

  PCI-Express 7.0 还遵循了以前的规范，根据组织的产品需求为其提供一系列选项，如下表所示：

  Solomon 表示，图表顶部的通道数与硅片面积有关，并指出 16 条通道将比两条通道占用更多的硅片空间。但是，你可以用更便宜的工艺技术实现 16 条通道；两条通道占用的面积较少，但要实现 128 GT/s 在大多数情况下要更昂贵的硅片。“这只是给ECO提供了选择的机会，”他说。“你可以再一次进行选择带宽，然后看看对你的特定产品来说什么是重要的，进而选择你想要的一个矩形。”

  PCIe 7.0的下一个主要步骤是最终确定0.7版规范，该版本被认为是完整草案，其中所有方面都必须得到充分定义，并且电气规范一定要通过测试芯片做验证。本次规范迭代发布后，无法添加新功能。PCIe 6.0 最终经历了 0.3、0.5、0.7 和 0.9 4 个主要草案才最终定稿，因此 PCIe 7.0 很可能走在同一轨道上。

  值得一提的是，去年夏天，PCI-SIG 宣布将探索PCIe光纤连接的可能性。为此，PCI-SIG 光学工作组于 2023 年 8 月成立，旨在为连接器和收发器设计适当的外观尺寸，通过光波传输数据的光学连接技术有可能扩大 PCI Express 的应用领域，例如云计算、高性能计算和量子计算等领域。与通过铜线传输相比，这有望实现更高的吞吐量、更低的延迟和更低的能源需求。

  而在今年6月最新的PCI-SIG开发者大会上，该组织表示PCIe 6.0 规范的逻辑层和电气层将接受新的光学 PCIe 标准化，PCIe 6.0 已经考虑使用光纤连接，这将改进当前的 PCIe 电气系统，而不是取代它，这一变化很有可能会在PCIe 7.0中延续。

  尽管控制器 IP 和初始硬件的开发工作已经在进行中，但当2025年PCIe 7.0标准最终确定后，第一个实际量产应用 PCIe 7.0 硬件还需要几年时间才能正式和大家见面。

  虽然PCIe 7.0的正式版本要到明年才会推出，但有些厂商早已准备好了自己的解决方案和IP，意图在马上就要来临的新标准普及浪潮中抢先一步，拿下更多市场占有率，在最近举办的PCI-SIG DevCon 2024上，各家厂商拿出了自己的最新技术，新的战火已被点燃。

  在PCI-SIG DevCon 2024上，Alphawave Semi作为高速连接和计算硅片供应商，展示了用于快速实施下一代PCIe 7.0规范的 IP 子系统解决方案，以及为 PCIe 6.0 技术生态系统树立新标准的先进技术。

  此外，Alphawave Sem还展示了完整 PCIe 6.0 子系统解决方案，其具备突破每通道 64 Gbps 极限的电光链路，该集成包括 Alphawave Semi 的高级控制器 IP 和顶级 PAM4 SerDes PHY，以及 InnoLight 的 LPO OSFP 光学器件。其表示，这项技术能为现代数据中心的性能、能效和延迟设定新基准，从而推动 PCIe 6.0 ECO的发展。

  新思科技的 PCIe 7.0 IP 解决方案是高性能计算 (HPC) SoC 设计更广泛的产品组合的一部分，这中间还包括适用于 1.6T/800G 以太网、CXL 和 HBM 的解决方案。据了解，新思PCIe 7.0 IP 解决方案的主要亮点包括：

  完整解决方案：新思科技提供业界唯一完整的 PCIe 7.0 IP 解决方案，包括控制器、IDE 安全模块、PHY 和验证 IP。该解决方案在 x16 配置下可实现高达 512 GB/s 的双向数据传输。

  节能和低延迟：预先验证的 PCIe 7.0 控制器和 PHY IP 与之前的版本相比，可提供低延迟数据传输，并且能效提高高达 50%，同时保持信号完整性。

  安全性：Synopsys IDE 安全模块适用于 PCIe 7.0，已通过控制器 IP 预先验证，可提供数据机密性、完整性和针对恶意攻击的重放保护，确保安全的数据传输环境。

  经验和可靠性：凭借二十多年的 PCIe IP 经验和超过 3,000 个设计成功案例，Synopsys 提供了一条低风险的硅片成功之路，为客户提供了强大而可靠的 IP 解决方案。

  新思科技表示，该解决方案对于芯片制造商解决大型语言模型和计算密集型 AI 工作负载带来的带宽和延迟挑战至关重要，公司的 PCIe 7.0 IP 解决方案支持安全数据传输，缓解 AI 工作负载数据瓶颈并实现ECO内的无缝互操作性。

  新思科技 IP 营销与战略高级副总裁 John Koeter 表示：“作为领先的接口 IP 提供商，新思科技不断为设计人员提供最先进节点的最新接口，帮他们满足计算密集型设计的需求。新思科技的 PCI Express 7.0 IP 将为客户提供完整的、基于标准的解决方案，使他们可以尽早开始下一代 HPC 和 AI 设计，并加速硅片的成功之路。”

  Rambus也在PCI-SIG DevCon上正式公开宣布推出自己的PCIe 7.0 IP 产品组合，这中间还包括一套全面的 IP 解决方案：PCIe 7.0 控制器旨在提供下一代 AI 和 HPC 应用所需的高带宽、低延迟和强大性能；PCIe 7.0 重定时器，用于高度优化、低延迟信号再生数据路径；PCIe 7.0 多端换机具有物理感知能力，可支持多种架构；XpressAGENT TM帮助客户快速推出第一款芯片。

  据了解，Rambus PCIe 7.0 控制器 IP 主要特性包括：支持 PCIe 7.0 规范，包括 128 GT/s 数据速率；实施低延迟前向纠错 (FEC) 以实现链路稳健性；支持固定大小的 FLIT，可实现高带宽效率；向后兼容 PCIe 6.0、5.0、4.0 等；借助 IDE 引擎实现最先进的安全性；支持 AMBA AXI 互连。

  Rambus 高级副总裁兼硅 IP 总经理 Neeraj Paliwal 表示：“随着新型数据中心架构的出现，数据中心芯片制造商的格局正在蒸蒸日上，因此就需要高性能接口 IP 解决方案来培育强大而蒸蒸日上的生态系统。Rambus PCIe 7.0 IP 产品组合通过提供无与伦比的带宽、低延迟和安全功能来解决这一挑战。这些组件协同工作，提供无缝、高性能的解决方案，满足 AI 和 HPC 应用的严格要求。”

  Cadence同样在最新的 PCI-SIG DevCon上展示了自己完整的 PCIe 7.0 解决方案，尤其是其 128GT/s SerDes IP 的接收器和发射器功能，展现出了出色的电气性能和裕度。Cadence表示，自己的PCIe 7.0子系统测试芯片板能够最终靠外部环回模式配置的非重定时光电链路成功地发送和接收128GT/s信号，并留有多个数量级的余量。

  Cadence还在这次展会上做了多项演示，包括用于PCIe 7.0的Cadence IP在非定时光学上收发128GT/s信号的强大性能，使用示波器仪器测量Cadence IP for PCIe 7.0的能力，详细说明其稳定的电气性能和余量，使用测试设备鉴定PHY接收器质量的PCIe 6.0接口Cadence IP的可靠性，以及符合PCI-SIG标准的PCIe 6.0 Cadence IP子系统，针对功耗和性能进行了优化。

  Cadence表示，自己是第一家为 PCIe 3.0、4.0、5.0 和 6.0 提供完整子系统解决方案并具有行业领先 PPA 的 IP 提供商，公司很自豪可以通过最新的 PCIe 7.0 IP 子系统解决方案延续这一趋势，它为功耗、性能、面积和上市时间树立了新的标杆。

  PCI 技术于 1992 年首次亮相，支持 133 MB/s 的峰值吞吐量和 33 MHz 的时钟速度，并很快成为连接计算机系统组件的标准总线 年，PCI-X（PCI 扩展）提供了行业所需的更高带宽，

  2004 年，一群英特尔工程师成立了 Arapaho 工作组，开始制定新的标准，后续，其他公司也加入了这一小组。在正式确定 PCI Express（PCIe）之前，新标准考虑过多个名称。某一些程度PCIe是 PCI 的继承者，因为其具有类似的功能，但PCIe其实是一种完全不同于PCI 的设计。它更像是板上网络，而不是 PCI 时代的众多旧式并行接口，最终，行业在这一年成功走向PCIe 1.0标准。

  最初的标准 PCIe 1.0a 每条通道的数据传输速率为 250MB/s，总传输速率为 2.5GT/s（每秒千兆传输），与其他串行总线一样，性能通常以每秒传输次数来衡量，以避免将开销比特算作 数据。PCIe 1.0a 采用 8b/10b 编码方案，因此只有 80% 的传输位是真正的 数据。开销比特有两个基本功能。首先，它们确保串行接口始终有足够的时钟转换来恢复时钟。其次，它们确保没有净直流电流。

  之后PCIe标准开启了定期升级，其传输速率逐步的提升。由于 PCIe 大多数都用在基于英特尔处理器的个人电脑与服务器，因此在实践中，英特尔一旦发布使用 PCIe 的处理器，新标准就会生效。该标准演变的总体思路是选择可在当时主流工艺节点上制造的传输速率。不过，由于 PCIe 无处不在，因此无论底层架构如何，大多数需要高性能外设总线的设计都会使用 PCIe，例如Arm 服务器基础系统架构规范中就规定了 PCIe 要求。

  2007 年推出的 PCIe 2.0 将传输速率提高了一倍，但编码方案保持不变，它的带宽翻倍，且兼容PCIe 1.0标准，此外还改进了数据链路层的处理，支持更高效的电源管理，同时增强了数据完整性和信号传输的稳定性。

  2010 年推出的 PCIe 3.0 改用了效率更加高的 128b/130b 编码方案，并增加了已知二进制多项式的扰码功能，从而在时钟恢复和无直流偏置方面实现了 0 和 1 的良好平衡。这也大幅度的提升了传输速率，16 通道 PCIe 3.0 接口的传输速率最高可达 15.7 GB/秒。如今，PCIe 3.0 是已上市设备中部署最广泛的 PCIe 版本。例如谷歌第三代 TPU 就使用了 PCIe 3.0，而目前普遍应用的 USB4 标准也基于 PCIe 3.0。

  PCIe 4.0 标准于 2017 年首次推出，提供 64 GBps 的吞吐量，带宽继续翻倍，保持与PCIe 3.0的兼容性，同时强化了通道管理和错误检测机制，也增加了对更高带宽需求的支持，如用于高性能存储和网络应用。不过它直到 2019 年才用于 SSD。2019 年 7 月首次推出的AMD Ryzen 3000 系列 CPU是首批开箱即用支持 PCIe 4.0 x16 的台式机 CPU。要获得全面支持，用户要运行X570 芯片组的新主板。

  PCIe 5.0标准于 2019 年 5 月发布，它带来了 128 GBps 的吞吐量，同时提升了信号完整性和误码率（BER）控制，还支持了更高性能的设备，如用于AI和高性能计算（HPC）。该规范向后兼容前几代 PCIe，英特尔是第一个在 CPU 上采用 PCIe 5.0 的公司，其推出的Alder Lake 平台就支持了PCIe 5.0标准。

  定义 PCIe 标准的 PCI-SIG 曾预计 PCIe 4.0 和 PCIe 5.0 将在一段时间内共存，PCIe 5.0 用于需要最大吞吐量的高性能需求，例如用于 AI 工作负载和网络应用的 GPU。因此，PCIe 5.0 将大多数都用在数据中心、网络和高性能计算 (HPC) 企业环境，而强度较低的应用（例如台式电脑使用的应用）则能够正常的使用 PCIe 4.0。

  2022年发布的也是目前最新的PCIe 6.0标准带宽再次翻倍，明显提升至每通道8 GB/s，其在互连方面也实现了巨大的变化：

  PAM-4电信号调制方案：不会再使用传统的不归零（NRZ）信号，而是采用具有四种电压电平的脉冲幅度信号，能够产生三眼眼图。预编码和前向纠错（FEC）可以分别减少模拟误差和数字误差。该方案能够以低延迟提供64GT/s的带宽。

  流量控制单元（FLIT）数据包传输：这种新的数据包传输架构（FEC要求采用该架构）不仅支持增加的带宽，而且还使系统可处理增加的带宽。

  L0p低功耗状态：当系统中的带宽需求降低时，新的L0p低功耗状态允许一些通道进入睡眠模式，从而能够优化功耗，同时又确保链路从始至终保持开启。

  数据完整性和安全保护：该规范在较低的带宽级别上使用数据对象交换（DOE）作为PCIe安全构建块，并使用加密数据和密钥。组件测量认证（CMA）提供固件加密签名。完整性和数据加密（IDE）为系统提供数据包级别的安全防护，以防止物理攻击。通过将IDE与控制器耦合，它可以在64GT/s的高带宽速度下提供高效的安全防护。

  虽然我们在不遗余力地推广新技术，但我想问个问题，我们还需要多久才能看到PCIe 6.0的产品正式问世呢？

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