①高速串口不需要来同步数据流，也就没有时钟周期性的边沿，频谱不会集中，所以噪声干扰少很多。

  以PCIE和SATA为例，时钟信息通过8b/10b编码已经集成在数据流里面，数据本身经过加扰，不可能有多于5个0或者5个1的长串（利于时钟恢复），也不存在周期性（避免频谱集中）。这样，通过数据流的沿变可以直接用PLL恢复出时钟，再用恢复的时钟采集数据流。这有啥好处？时钟信号消耗的功耗极多，带来的噪声也，不传时钟能够更好的降低功耗，减少噪声。

  ②所有高速串口都采用差分总线传输，外界噪声同时加载到两条差分线上，相减之后可以抵消，具备很强的抗干扰的能力，同时因为差分线通常以电流为载体传输，远端没有电压传输的压降，因此长距离也不是问题。

  ③差分信号没有时钟skew问题，因为它根本就没有同步时钟，不存在时钟和数据流的对齐问题。只需要保证差分信号线是对齐的就行，这是很容易的，因为差分信号线的值总是相反，相关性强，易控制。一根线跳的时候，另一根线经过一个非门的延时马上会跳，这个非门的延时是很容易补偿的。

  并行总线的问题是多根线传输的时候，没办法保证所有的沿变都对齐，有很大的可能性传着传着某些信号跟不上，落后了一个时钟周期，数据就传错了。想控制也难，因为各个信号没有相关性，互相的沿变本身就是独立的，因为布线不同，有很大的可能性一个跳的早点，另一个跳的晚点，再加上各个传输线电阻不同，噪声不同，传一会儿就分辨不出来哪个值对应哪个周期。

  ④差分线线数少，干扰少。并行传输，一般32根或者64根，一根线跳变，会给旁边的线带来噪声，频率越高，这种噪声越大，非常容易造成别的线值被篡改或没办法辨认，所以频率不可能很高。串行传输一般就4根数据线，分成Rx两根差分线和Tx两根差分线，差分线总是往相反方向跳，可以抵消各自的跳变噪声，比如Rx的正极性发生跳变时会产生噪声，这种噪声可以被Rx的负极性以相反的跳变直接抵消掉（因为他们是差分信号对），总的噪声为0，杜绝了内部噪声。

  综上，串口传输的各种优势使得其内外噪声皆免疫，又没信号对齐之忧，可以以极高的速率传输。比如SATA可以以6Gb的速率传输数据流，PCIE可以以8Gb的速率传输数据流。这种速率，并行传输是根本做不到的，更不要说串行传输还能节省大量引脚。

  串口为啥比并口快，还有的因素是串口的特性和应用场景，决定了它更为适合采用一些能大大的提升单根信道速率的设计方法：差分信号（differential signaling），时钟-数据恢复（Clock-Data Recovery，简称CDR），和信道均一化（Channel Equalization，Eq）。而这一些方法目前用在并口上并不合适。

  从现有的应用看来，有一些历史遗留速度不高的应用，还有一些需要突发性高带宽的应用，还是需要并口的应用，比如很特殊的DDR。虽然XDR/GDDR/HMC/HCM这些新标准都在试图引入SerDes， 但DRAM行业的特殊性还是让并口继续存活着。

  快，可以从下面四个方面考虑： ①高速串口不需要时钟信号来同步数据流，也就没有时钟周期性的边沿，频谱不会集中，所以噪声干扰少很多。 以PCIE和SATA为例，时钟信

  ？ /

  口之处在于它的数据和控制信息是一位接一位 地传送出去的。 虽然这样速度会慢一些，但传送距离较

  SRAM在 SRAM市场中长期处在小众地位。在空间非常有限的特定应用中，它们一直是低功耗、小尺寸替代方案。目前，在峰值时钟

  相比，其优点也很明显：成本低，最少需要一根线就能够实现传输；没有数据的相互干扰，误码率相比来说较低；缺点：传输

  定义图 /

  有什么区别 /

  并不令人惊讶。对于已经（和仍在）使用SRAM的高性能（主要是缓存）应用而言，与

  对比 /

  存储器消耗更少的电能，而且其最大的好处在于较小的尺寸－无论是从设备尺寸还是从引脚数的角度而言。最小的

  SRAM的对比分析 /

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