在算力需求持续增长背景下，半导体行业面临来自物理极限、成本和能耗的多重挑战。Chiplet 被一致认为高算力芯片未来的重点发展趋势，它能够最终靠先进封装的异构集成，将 SoC 芯片拆成不同功能的芯粒（Chiplet），从而提升良率、减少相关成本。目前，Chiplet 正在进入高速成长期。据 Omedia 预测，Chiplet 市场规模到2024年将达58亿美元，2035年将达507亿美元，市场潜力广阔。

　　Chiplet 产业链分为芯片设计、芯片制造和封装测试等环节。近年来，先进封装作为实现 Chiplet 的重要形式，在技术创新和市场规模方面都开启了加速模式。据 Yole 测算，2027年先进封装的市场规模有望首次超过传统封装，成为未来的主流封装技术。我们大家都认为，当前先进封装技术仍属于早期发展阶段，国内外技术差距较小，若中国企业紧跟产业趋势，大力投入研发，热情参加国内国际行业标技术标准制定，提升国际话语权，有望实现弯道超车。

　　美国半导体工业协会（SIA）多个方面数据显示，2022年，全球芯片销售额达到创纪录的5,735亿美元，中国仍是最大的市场，销售额达到1,803亿美元。在半导体行业投资也再创新高的同时，受国际政治经济发展形势变化影响，半导体行业的国际竞争也愈发激烈。

　　当前，随着 AI 技术的发展，超大规模模型对半导体行业提出了若干新挑战：在物理极限下如何支撑算力的持续增长？怎么来降低算力功耗？怎么样才能解决存储访问功耗对算力网络升级带来的挑战？如何提升互联系统效率？

　　Chiplet 概念最早出现于2015年，其实现原理与搭积木类似，按照不同的计算单元或功能单元对系统芯片进行分解，每个单元以最适合的工艺制程进行制造，再将这些模块化的芯粒互联起来，通过先进封装技术，将不同功能、不同工艺制造的芯粒封装成一个与原先传统方案等效的系统芯片，以实现一种新形式的 IP 复用。

　　与传统系统级集成芯片（SoC）技术相比，Chiplet 的优势大多分布在在三个方面：

　　一方面，小面积的裸芯（Die）设计有利于缺陷点数量相同的情况下降低缺陷概率，提升整体良率；另一方面，通过工艺解耦，芯片制造商可以针对不一样的模块化的芯粒，分别选择更适合的工艺制程，进而规避不合适的制程可能带来的缺陷，从而提升良率。

　　Chiplet 技术主要是通过设计和制造两方面来实现成本的下降。通过将 SoC 各个功能分成了众多芯粒，设计公司能够根据场景和需求选不一样数量、不同功能的芯粒进行快速组合，极大降低设计成本和迭代周期，并有效提升良率，减少制造环节产生的成本。根据 Linley 测算，在 7nm 方案下，制造成本仅为传统方案的87%。制程越先进、集成度越高、单一大芯片面积越大，采用 Chiplet 技术后成本降幅越大。

　　由于在 Chiplet 设计中，各个芯粒能够正常的使用不同制程按需处理，这将在某些特定的程度上规避其他几个国家在晶圆制造、设备等方面的先进制程封锁。以 5nm 集成 SoC 为例，若采用非集成 SoC 生产模式，则需要4块 5nm 工艺的芯片，若采用 Chiplet 技术，除核心芯片（CoreDie）需要采用 5nm 工艺外，其余裸芯可采用 7nm 或以上工艺。

　　现阶段，两重因素正在驱动 Chiplet 进入快速地发展期。一方面，随着计算需求不断的提高，摩尔定律已达极限， Chiplet 技术是兼顾经济效益与算力需求的折中选择。

　　另一方面，随着有关标准联盟的成立，国内外针对芯粒间互联的行业标准正在制定过程中，有助于 Chiplet 的推广应用。2022年，Chiplet 互联标准 UCIe（Universal ChipletInterconnect Express）正式成立，发起人为 AMD、ARM、 日月光、谷歌、英特尔、Meta、微软、高通、三星与台积电等九家覆盖芯片设计、软件系统、代工与封测的行业巨头。该联盟致力于推动 Chiplet 互联规范的制定，多家国内企业加入其中。今年3月，中国交叉信息核心技术研究院和中国 Chiplet 产业联盟也共同起草发布了《芯粒互联接口标准》（ACC1.0）。

　　对于仍在加快速度进行发展的 Chiplet 技术而言，整个制作的完整过程可以拆解为“拆”、“拼”、“连”、“封”四个环节，其关键点在于架构设计和先进封装。

　　具体来说，架构设计包括芯粒设计和芯粒互连两大部分。在芯粒设计方面，Chiplet 的设计流程首先要完成 Chiplet 的功能分割，然后实现各个功能芯粒之间的互连。目前主流架构设计的具体方案可分为两类：1）基于功能划分出多个芯粒，单个芯粒不包含完整功能集合，通过不同芯粒的组合封装实现不一样的产品；2）单个芯粒包含较为独立完整的功能集合，通过多个芯粒互连获得性能的线性增长。

　　在芯粒互连方面，芯粒互连最重要的包含两种方式，即串行互连和并行互连，后者已成为行业主要流行趋势。就现实情况而言，怎么样去使用一种或多种标准化互连方案实现芯粒的集成是 Chiplet 发展的当务之急，标准统一将有利于行业的整体加快速度进行发展。国内外主流芯片企业都在参与推动互连标准的制定，以期获得发展主动权。

　　芯片上数据的输入和输出（I/O）是芯片的命脉所在，先进封装则为持续增加的数据接口实现电气连接（裸芯和系统电流、电压导通）提供保障。在芯片小型化的设计过程中，考虑到芯粒面积小但接口更多、芯粒之间信号传输质量较弱等因素，高密度、大带宽布线的先进封装技术变得至关重要。在后摩尔时代，制程技术突破难度较大，制程提升对芯片性能提升的边际收益收窄，先进封装已成为提升芯片性能的重要方法。通过先进封装技术提升芯片整体性能成为了集成电路行业的重要发展的新趋势之一。

　　Chiplet 的核心在于裸芯之间的高速互联和兼顾多种芯片互联后的重新布线。为实现既定性能，Chiplet 对裸芯之间的布线密度、信号传输质量都提出了较高要求，这使得先进封装不仅要具备更高的加工精度，并且要解决散热和功率分配等问题。可以说，Chiplet 的基础是先进封装，Chiplet 的发展也对先进封装提出了更高要求。

　　封装对象从最初的单裸芯向多裸芯发展，一个封装下可能有多种不同功能的裸芯；

　　封装下的内部互连技术不断多样化，从凸块（Bumping）到嵌入式互连，连接的密度不断提升；

　　器件排列已经从平面逐渐走向立体，通过组合不同的互连方式构建丰富的堆叠拓扑。先进封装技术的发展延伸和拓展了封装的概念，从晶圆到系统均可用“封装”描述集成化的处理工艺。

　　从发展历史来看，半导体封装技术的发展的新趋势可归纳为有线连接到无线连接、芯片级封装到晶圆级封装，二维封装到三维封装。从上世纪90年代以来，先进封装技术已完成了倒装封装（Flip-Chip）、系统级封装（SiP）、晶圆级封装（WLP）和 2.5/3D 技术等多次重大技术革新。

　　倒装封装是指在芯片的 I/O 焊盘上直接沉积，或通过 RDL 布线后沉积凸块（Bump），然后将芯片翻转加热，使熔融的焊料与基板或框架相结合，芯片电气面朝下。与传统封装相比，倒装封装技术的 I/O 数量多，传输性能更佳，散热性提升，封装尺寸和重量也有所减少。

　　系统级封装（SiP）是将多种功能芯片，包括处理器、存储器、FPGA 等功能芯片集成在一个封装内，以此来实现一个基本完整的功能。一般来说，SiP 解决方案需要多种封装技术，如引线键合、倒装芯片、芯片堆叠、晶圆级封装等，是超越摩尔定律的重要实现路径。

　　Yole 多个方面数据显示，2019年全球 SiP 封装的市场规模为134亿美元，预计2025年增加到188亿美元，CAGR 为6%。从应用领域来看，移动电子设备和消费电子是最大市场，2019-2025年的 CAGR 为5%；通讯/基础设施和汽车电子紧随其后，两者的 CAGR 均为11%，高于整体增速。

　　晶圆级封装是直接在晶圆上进行大部分或全部的封装测试程序，再切割制成单颗芯片。这一封装技术不需要引线框架、基板等介质，芯片封装尺寸的减小和批量处理也使生产所带来的成本大幅下降。

　　晶圆级封装又可分为晶圆级扇入封装（FIWLP）和晶圆级扇出封装（FOWLP）两个路线。其中，扇入封装在大幅度提高封装效率的同时，仍存在可承载 I/O 数据接口一般不超过400个、裸芯周边无法被保护的缺陷。为弥补扇入封装的不足，扇出封装引进光刻技术，通过 Pick & Place 设备将裸芯重布在新的晶圆上，用光刻机重新布线，将可承载 I/O 数据接口量提升至1,000个以上，并对裸芯四周形成更好的保护。

　　台积电主导的 CoWoS（Chipson Wafer on Substrate）路线年前后，台积电开发出以硅片为中介材料，通过光刻铜线 RDL 连接不同裸芯的 Chiplet 封装技术，这也是全球最早的 Chiplet 封装。封测成本高、信号干扰大是 CoWoS 路线年台积电 CoWoS 技术日渐成熟，但其高昂的成本却让客户望而却步。相对比价格每平方毫米1美分的基准价格，CoWoS 的价格是其5倍以上，只有价值量最高的 HPC 芯片才会采用 CoWoS 封装。与此同时，高密度 RDL 大幅度提升信号串扰和耦合，这增加了尤其对于高速模拟信号的设计和控制的难度和复杂性。

　　英特尔主导的异构封装（Embedded Multi-Die InterconnectBridge，简称 EMIB）路线：

　　结构简单和信号干扰低是英特尔主导开发的 EMIB 路线的主要优势，应用这一技术，封装过程中无需制造覆盖整个芯片的硅中介层，以及遍布在硅中介层上的大量硅通孔（TSV），而只需使用较小的硅桥在裸片间进行互联即可。与普通封装技术相比，由芯片 I/O 至封装引脚的连接并未发生明显的变化，而无需再通过 TSV 或硅中介层进行走线。这在降低不同裸片间的传输延时的同时也减少了信号的传输干扰。

　　台积电主导的 InFO（IntegratedFan-out）路线年，台积电推更加轻便简洁的 InFO 技术，该技术使用聚酰胺薄膜管（PI 光刻胶）代替 CoWoS 中的硅中介层，摒弃载板，从而明显降低单位成本和封装厚度。

　　近年来，随着 Chiplet 工艺发展、国内用成熟制程替代台积电先进制程的诉求激增、算力需求迅速增加等因素的影响，晶圆级扇出型封装应用在 Chiplet 上的不足之处逐渐显现。

　　大面积矩形 SoC 芯片在12英寸晶圆上进行封装，造成晶圆边缘面积大量浪费，封装效率降低、单颗芯片封装成本提高，不足以满足 Chiplet 发展的更加高的要求，倒逼使用方形载板的板级封装技术快速萌芽，并发展至今天的初具规模。

　　Yole 多个方面数据显示，2021年先进封装市场收入达321亿美元，预计2027年将实现572亿美元，复合年增长率为10%。其中，尽管晶圆级扇出封装在未来数年间仍将占据市场主导地位，但板级封装市场规模增长迅速，2019-2025年均复合增长率将达到57%，远超晶圆级扇出封装的14%。

　　随着硅穿孔技术（TSV）的发展成熟，2.5D 封装和 3D 封装已逐步成为当前先进封装的主要技术路线D 封装属于高密度先进封装与系统级封装的子集，专注于多芯片的堆叠和并列技术，大量运用在集成度高的高端产品，能实现更小更薄而性能更好、密度更高、尺寸和重量明显减小的封装。

　　其中，2.5D 封装是在基板和芯片之间放一个硅中间层，这个中间层通过 TSV 链接上下部分。3D 则指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术。

　　近年来，先进封装作为实现 Chiplet 的重要形式，在技术创新和市场规模方面都开启了加速模式。据 Yole 测算，2027年先进封装的市场规模有望首次超过传统封装，成为未来的主流封装技术。在经过多方调研与访谈之后，我们大家都认为，从 Chiplet 技术路线来看，板级高密封装在成本上相较晶圆级封装优势显著，我国创业企业有望把握机会实现弯道超车。与此同时，我们也高度关注 2.5D/3D 封装可能带来的革新机会。而在原材料支撑方面，先进封装对 IC 载板也提出了更高的要求，国产化空间广阔。

　　板级扇出型封装，与晶圆级扇出型封装相比，在工艺流程及最终产品结构方面均一致，但在经济性和生产效率方面优势明显。

　　板级封装面积大约是12英寸晶圆的4倍。对比圆形的晶圆，方形载板的边角利用率也大幅度提高。巨大的成本优势促使了三星、日月光、Nepes、PTI 等厂商积极布局板级封装技术。

　　由于材料成本、设备成本的节省，单颗芯片板级封装总成本对比晶圆级扇出型封装技术降低20%以上 ，芯片越复杂，RDL 层数越多，节省成本越多。

　　研究团队测算认为，板级高密封装市场将在未来数年间迎来爆发，到2026年，潜在全球市场规模预计将达到102亿美元。通过对板级扇出封装与倒装、晶圆级扇入封装、晶圆级扇出封装的对比分析，研究团队预计，板级扇出封装对上述三种先进封装工艺的替代率分别可达到15%、25%和100%。

　　先进封装技术的发展对基板的线路能力和技术提出了更加高的要求。为满足更高制程和更快的传输速率，IC 载板的线宽/线距逐渐缩小。

　　研究团队认为，Chiplet 技术在助力国产半导体弯道超车、推进芯片国产化替代的过程中，也将带动国内 IC 载板增量需求。其中，3D 封装要求基板能够承载高密凸块，具有高刚性，这也将是下一代基板的发展趋势；5G/AI/HPC  等应用则将拉动行业对高多层（22L）与大尺寸（100平方毫米）载板的需求。

　　作为封装业务结构中价值最高的环节，使用先进封装技术的芯片中的基板成本占比可高70%~80%。考虑到 Chiplet 的堆叠形式对载板面积的影响，先进封装工艺的发展将进一步拉动基板价值占比提升。据 Prismark 预测，2026年 IC 封装基板市场规模将达到214.35 亿，2021-2026 年的复合增长率分别为8.6%。其中，中国市场 IC 封装基板行业整体规模将达到40.19亿美元，2021-2026年复合增长率为11.6%，高于行业平均水平。

　　同时，考虑到目前 IC 载板国产化程度相对滞后，细致划分领域的本土企业渗透空间广阔。当前大陆封装厂商占全球份额已超20%，但配套材料 IC 载板国产化率仅5%，尤其在高性能计算所需高端 FC-BGA 领域基本空白，需要我们来关注这一细分赛道的创业企业。

　　随着芯片朝着更高集成度、更小尺寸、更高性能的方向发展，在摩尔定律日益逼近极限的情况下，异构整合成为集成电路产业高质量发展的新动能，2.5D/3D 封装技术应运而生。近年来，2.5D 封装技术发展已较为成熟，在 FPGA、CPU、GPU 等芯片当中已有大范围的应用，并已成为 Chiplet 当前主要的封装解决方案。而 3D 封装的技术难度则更高，目前仅有英特尔、台积电等少数龙头厂家掌握 3D 封装技术并实现商用。据 Yole 多个方面数据显示，受台积电和英特尔对 2.5D/3D 封装的激进投资带动，2.5D/3D 封装将成为2021年至2027年间增速最快的技术，在2027年市场规模达到148亿美元。

　　2.5D/3D 封装是封装技术路线的又一次革新，对传统封装技术下使用的 TSV、凸块、键合技术等各环节技术路线都提出了更高的要求：TSV 是2.5D/3D 封装的关键工艺之一，常见的 2.5D 封装技术在硅中介层制作 TSV 集成，而 3D 封装则要在芯片内直接制作 TSV，制作流程与工艺更复杂且难度极高；与此同时，随着凸块的尺寸也不断缩小，微凸块、混合键合等新的技术方案也在不断推出。总体来说，2.5D/3D 封装的各项工艺仍处于持续不断的发展进步的阶段，国内创业企业仍有机会迎头赶上。

　　光源资本从2018年开始布局半导体产业，至今已完成了从硅片制造、芯片设计、芯片制造、封装测试、半导体核心设备与材料、EDA 软件等全产业链覆盖，实现了从汽车电子、消费电子、数据中心到物联网的全场景布局，服务的客户奕斯伟计算、沐曦集成电路、奕斯伟材料、黑芝麻智能等已经成长为独角兽公司。

　　[2] 2022.08，中信证券，《超越摩尔定律，先进封装大有可为》；

　　[3] 2022.08，财通证券，《关键材料供不应求，国产配套机遇显现》；

　　[4] 2022.11，中航证券，《后摩尔时代新星，Chiplet与先进封装风云际会》；

　　[5] 2023.01，东方财富证券，《Chiplet 与先进封装共塑后摩尔时代半导体产业链新格局》；

　　[6] 2023.04，国盛证券，《先进封装引领“后摩尔时代”，国产供应链新机遇》。